Implementazione e verifica di FFT ad alte prestazioni in HDL

Scopri come implementare e verificare algoritmi per il processamento del segnale ad alta velocità utilizzando HDL Coder e HDL Verifier.

Il processamento del segnale ad alta velocità è un requisite indispensabile per applicazioni come radar o sistemi di comunicazione ad ampia banda. Questo webinar mostra il flusso di lavoro per progettare un algoritmo FFT ad una velocità di 1.6 giga-samples per second (GSPS), e implementarlo su una FPGA.

Tra i punti trattati:

  • Sviluppo di un algoritmo FFT radix-4 4096-point ad alto livello in MATLAB.
  • Sviluppo del modello implementativo hardware in Simulink.
  • Conversione del modello in fixed-point.
  • Ottimizzazione del dispositivo target FPGA.
  • Generazione del codice VHDL sintetizzabile usando HDL Coder che consente di raggiungere 1.6GSPS con solo 60 moltiplicatori.
  • Verifica del codice VHDL generato con HDL Verifier.

Giuseppe Ridinò, Application Engineer MathWorks, si occupa degli aspetti tecnici del Signal Processing and Communication, in particolare processamento di immagini/video, visione artificiale e generazione codice HDL.
Prima di entrare in MathWorks nel 2014, ha accumulato esperienze sull'applicazione di MATLAB® e Simulink® in vari settori industriali per la modellazione e simulazione di sistemi complessi.
Esperto di calcolo numerico, sviluppo software, e modellazione fisico-matematica, possiede una laurea in Ingegneria Elettronica del Politecnico di Torino

Registrato: 22 lug 2015

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HDL Coder enables high-level design for FPGAs, SoCs, and ASICs by generating Verilog and VHDL code. You can use the generated HDL code for FPGA programming, ASIC prototyping, and production design.

What Is HDL Coder?

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